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サポートされている EDA ツールとハードウェア
協調シミュレーションの要件
開始するには、 MATLAB-HDL シミュレータ接続のセットアップまたはSimulinkでコシミュレーション用の HDL シミュレーターを開始しますを参照してください。
Cadence Xcelium要件
MATLAB®およびSimulink®は、 Cadence®を使用したHDL Verifier™ 検証ツールをサポートしています。64 ビット バージョンのXcelium™のみが協調シミュレーションでサポートされています。現在のリリースに対して完全にテストされているこの推奨バージョンを使用してください。
Xcelium 2022.09
HDL Verifier共有ライブラリ (liblfihdls*.so
、 liblfihdlc*.so
) は、 TGに含まれるgcc
を使用して構築されますCadence Xceliumシミュレータ プラットフォームのディストリビューション。独自のアプリケーションを構築している場合は、使用しているgcc
のバージョンと一致するライブラリのバージョンを選択してください。独自のアプリケーションを構築してリンクする方法の詳細については、HDL シミュレーターのドキュメントを参照してください。
Mentor Graphics QuestaおよびModelSimの使用要件
MATLABおよびSimulinkは、 Mentor Graphics®を使用したHDL Verifier 検証ツールをサポートしています。以下の推奨バージョンを使用してください。各バージョンは、現在のリリースに対して完全にテストされています。
Questa®コア/プライム 2022.4
ModelSim® PE 2022.4
メモ
HDL Verifier は、次のバージョンのModelSimをサポートしていません。
ModelSim私
ModelSim- Intel® FPGA エディション
ModelSim- Intelスターター エディション
Questa Sim- Intel FPGA エディション
Questaシム - Intelスターター エディション
Vivadoシミュレーターの要件
MATLABおよびSimulinkは、Xilinx® TGVivado®検証ツールをサポートしています。現在のリリースに対して完全にテストされているこの推奨バージョンを使用してください。
Xilinx Vivado 2022.1
FPGA検証要件
Xilinx使用要件
MATLABおよびSimulinkは、 Xilinxを使用するHDL Verifier 設計ツールをサポートします。次の推奨バージョンで FPGA インザループ (FIL) ツールを使用します。
Xilinx Vivado 2022.1。
Xilinx ISE 14.7
メモ
Xilinx ISE は、Spartan®-6、 Virtex®-4、 Virtexの FPGA ボードに必要です。 -5 家族、 Virtex-6 家族。
ツールのセットアップ手順については、 FPGA 設計ソフトウェア ツールのセットアップを参照してください。
Intel Quartus使用要件
MATLABおよびSimulinkは、 Intelを使用するHDL Verifier 設計ツールをサポートします。FIL ツールは次の推奨バージョンで使用してください。
Intel Quartus® Prime Standard 21.1
Intel Quartus Prime Pro 22.4 ( Intel Arria® 10、 Cyclone®でサポート) $ 10 GX、 Intel Agilex® 7 のみ)
Intel Quartus II 13.1 ( Intel Cyclone III ボードのみでサポート)
ツールのセットアップ手順については、 FPGA 設計ソフトウェア ツールのセットアップを参照してください。
マイクロチップの使用要件
MATLABおよびSimulinkは、 HDL Verifierを使用するマイクロチップ設計ツールをサポートします。FIL ツールは次の推奨バージョンで使用してください。
Microchip Libero® SoC v12.6 ( SmartFusion® 2 およびRTG4®ボードをサポート)
マイクロチップLibero SoC v12.0 ( Polarfire®ボードをサポート)
これらの機能には、Microchip のゴールド ライセンスまたはプラチナ ライセンスが必要です。ツールのセットアップ手順については、 FPGA 設計ソフトウェア ツールのセットアップを参照してください。
FPGAボードの接続
FPGA Board Managerを使用して追加のボードをカスタム追加できます。ボードのカスタマイズでサポートされている FPGA デバイス ファミリを参照してください。
JTAG接続. ボードへの JTAG ケーブルを介して FPGA インザループ、FPGA データ キャプチャ、または AXI マネージャーを実行できます。ただし、各機能は JTAG ケーブルを排他的に使用する必要があるため、複数の機能を同時に実行することはできません。FPGA やXilinx ChipScope のプログラミングなど、他のツールが JTAG ケーブルにアクセスできるようにするには、 MATLABで JTAG 接続を中止する必要があります。JTAG ケーブルを解放するには:
FPGA インザループ — Simulinkモデルを閉じるか、
release
のSystem object™ メソッドを呼び出します。FPGA データ キャプチャ - FPGA データ キャプチャ ツールを閉じるか、 System objectを解放するか、 Simulinkモデルを閉じます。
AXI マネージャー — オブジェクトの
release
メソッドを呼び出します。
ただし、ノンブロッキング キャプチャ モードでは、共通の JTAG インターフェイスを共有する FPGA データ キャプチャと AXI マネージャーを同時に使用できます。詳細については、FPGA データ キャプチャと AXI Manager の同時使用を参照してください。
ベンダー | 必要なハードウェア | 必要なソフトウェア |
---|---|---|
Intel | USB Blaster I または USB Blaster II ダウンロード ケーブル |
|
Xilinx | Digilent® ダウンロード ケーブル
|
|
FTDI USB-JTAG ケーブル
| 次の D2XX ドライバーをインストールします。
インストール ガイドについては、FTDI Chip Web サイトのD2XX Driversを参照してください。 | |
Microchip | JTAG 接続はサポートされていません。 |
メモ
Xilinxプラットフォーム ケーブル USB II は、FPGA 検証ではサポートされていません。
Digilent JTAG ケーブル(SimulinkまたはMATLAB )を介して FPGA デザインをシミュレーションする場合、JTAG へのアクセスを必要とするデバッグ ソフトウェアは使用できません。 Vivadoロジック アナライザーなど。
イーサネット接続. FPGA インザループ、FPGA データ キャプチャ、または AXI マネージャーをイーサネット接続経由で実行できます。単一の HDL プロジェクトでイーサネット接続を介して FPGA データ キャプチャと AXI マネージャーを使用するには、異なるポート アドレスを使用して、FPGA データ キャプチャ IP と AXI マネージャー IP を同じイーサネット MAC ハブ IP に接続します。
Zynq® SoC デバイスでは、処理システム (PS) を介してのみイーサネット インターフェイスにアクセスできます。ホストとハードウェア ボード間のイーサネット通信を実装するには、オペレーティング システム (OS) および関連ソフトウェア アプリケーションが PS 上で実行される必要があります。ハードウェア セットアップ アプリを使用して、SD カードのセットアップをガイドし、互換性のある OS でボードを起動します。
必要なハードウェア | サポートされているインターフェースa | 必要なソフトウェア |
---|---|---|
|
| イーサネット接続にソフトウェア要件はありませんが、ホスト コンピュータ上のファイアウォールが UDP 通信を妨げないようにしてください。 |
a The HDL Verifier Support Package for Microchip FPGA Boards supports only SGMII interfaces. |
メモ
FPGA データ キャプチャと AXI マネージャーは、GMII、MII、および SGMII インターフェイスのみをサポートします。
RMII は、2019.2 より古いVivadoバージョンでサポートされています。
Virtex-7 VC707 へのイーサネット接続は、2013.4 より古いVivadoバージョンではサポートされていません。
HDL ワークフロー アドバイザーの AXI マネージャーと FPGA データ キャプチャは、プログラマブル ロジック (PL) イーサネットのみをサポートします。PS イーサネットはサポートされていません。
HDL ワークフロー アドバイザーの FPGA データ キャプチャは、SGMII インターフェイスをサポートしていません。
FPGA検証用にサポートされているFPGAデバイス
HDL Verifier は、次の表に示すデバイス上の FIL シミュレーション、FPGA データ キャプチャ、および AXI マネージャーをサポートします。これらのボードのボード定義ファイルはFPGAボードサポートパッケージをダウンロードにあります。FPGA ボードのカスタマイズ (FPGA ボードのカスタマイズ) を使用して、FIL、FPGA データ キャプチャ、および AXI マネージャーで使用する他の FPGA ボードを追加できます。
メモ
AXI マネージャーは、 Xilinx Zynq UltraScale+™ MPSoC ZCU102 評価キットの USB イーサネット インターフェイスのみをサポートします。
デバイス ファミリ | ボード | イーサネット | JTAG | PCIエクスプレス | コメント | ||||||
---|---|---|---|---|---|---|---|---|---|---|---|
FIL | FPGA データの取得 | AXI Manager | FIL | FPGA データの取得 | AXI Manager | FILa | FPGA データの取得 | AXI Manager | |||
Xilinx Artix®-7 | Digilent Nexys™ 4 Artix-7 | x | x | x | x | ||||||
Digilentアーティ ボード | x | x | x | x | x | x | |||||
Xilinx Kintex®-7 | Kintex-7 KC705 開発ボード | x | x | x | x | x | x | x | x | ||
Xilinx Kintex UltraScale™ | Kintex UltraScale FPGA KCU105 評価キット | x | x | x | x | x | x | x | |||
Xilinx Kintex UltraScale+ | Kintex UltraScale+ FPGA KCU116 評価キット | x | x | x | x | x | 詳細については、を参照してください。 | ||||
Xilinx Spartan-6 | Spartan-6 SP605 開発ボード | x | |||||||||
Spartan-6 SP601 開発ボード | x | ||||||||||
XUP アトリスSpartan-6 | x | ||||||||||
Xilinx Spartan-7 | Digilentアーティ S7-25 | x | x | x | |||||||
Xilinx Virtex UltraScale | Virtex UltraScale FPGA VCU108 評価キット | x | x | x | x | x | x | x | |||
Xilinx Virtex UltraScale+ | Virtex UltraScale+ FPGA VCU118 評価キット | x | x | x | x | x | x | x | |||
Xilinx Virtex-7 | Virtex-7 VC707 開発ボード | x | x | x | x | x | x | x | x | ||
Virtex-7 VC709 開発ボード | x | x | x | x | x | ||||||
Xilinx Virtex-6 | Virtex-6 ML605 開発ボード | x | |||||||||
Xilinx Virtex-5 | Virtex ML505 開発ボード | x | |||||||||
Virtex ML506 開発ボード | x | ||||||||||
Virtex ML507 開発ボード | x | ||||||||||
Virtex XUPV5–LX110T 開発ボード | x | ||||||||||
Xilinx Virtex-4 | Virtex ML401 開発ボード | x | メモ Virtex-4 デバイス ファミリのサポートは、将来のリリースで削除される予定です。 | ||||||||
Virtex ML402 開発ボード | x | ||||||||||
Virtex ML403 開発ボード | x | ||||||||||
Xilinx Zynq | Zynq-7000 ZC702 評価キット | x | x | x | x | x | このボードは PS イーサネットをサポートしています。 | ||||
Zynq-7000 ZC706 評価キット | x | x | x | x | x | このボードは PS イーサネットをサポートしています。 | |||||
ZedBoard™ | x | x | x | x | x | プログラミングには「PROG」とマークされた USB ポートを使用します。 このボードは PS イーサネットをサポートしています。 | |||||
ZYBO™ Zynq-7000 開発ボード | x | x | x | ||||||||
PicoZed™ SDR 開発キット | x | x | x | ||||||||
MiniZed™ | x | x | |||||||||
Xilinx Zynq UltraScale+ | Zynq UltraScale+ MPSoC ZCU102 評価キット | x | x | x | x | x | このボードは PS イーサネットをサポートしています。 このボードは、USB イーサネット インターフェイス上の AXI マネージャーをサポートします。詳細については、を参照してください。 | ||||
Zynq UltraScale+ MPSoC ZCU104 評価キット | x | x | x | ||||||||
Zynq UltraScale+ MPSoC ZCU106 評価キット | x | x | x | ||||||||
Zynq UltraScale+ RFSoC ZCU111 評価キット | x | x | x | x | x | このボードは PS イーサネットをサポートしています。 | |||||
Zynq UltraScale+ RFSoC ZCU216 評価キット | x | x | x | x | x | このボードは PS イーサネットをサポートしています。 | |||||
Xilinx Versal® | Versal AI コア シリーズ VCK190 評価キット | x | x | x | x | ||||||
Intel Arria II | Arria II GX FPGA 開発キット | x | x | x | x | x | x | ||||
Intel Arria V | Arria V SoC 開発ボード - Rev. C | x | x | x | x | ||||||
Arria V スターター キット | x | x | x | x | x | x | |||||
Intel Arria 10 | Arria 10 SoC 開発キット | x | x | x | x | x | イーサネット接続の場合は、 Quartus Prime 16.1 以降を使用します。 | ||||
Arria 10 GX FPGA 開発キット | x | x | x | x | x | x | x | イーサネット接続の場合は、 Quartus Prime 16.1 以降を使用します。 Quartus Prime 18.0 は、 Arria PCI Express® 10 GX には推奨されません。 | |||
Intel Agilex 7 | Intel Agilex 7 FPGA I シリーズ トランシーバー SoC 開発キット | x | このボードは PS イーサネットをサポートしています。 | ||||||||
Intel Cyclone IV | Cyclone IV GX FPGA 開発キット | x | x | x | x | x | x | ||||
DE2-115 開発教育委員会 | x | x | x | x | x | Altera® DE2-115 FPGA 開発ボードには、2 つのイーサネット ポートがあります。FIL はイーサネット 0 ポートのみを使用します。必ずイーサネット ケーブルを介してホスト コンピュータをボードのイーサネット 0 ポートに接続してください。 | |||||
BeMicro SDK | x | x | x | x | x | ||||||
Intel Cyclone III | Cyclone III FPGA スターター キット | x | x | x | x | Altera Cyclone III ボードはQuartus II 13.1 でサポートされています メモ Cyclone III デバイス ファミリのサポートは、将来のリリースでは削除される予定です。 | |||||
Cyclone III FPGA 開発キット | x | x | x | x | x | ||||||
Altera Nios II 組み込み評価キット、 Cyclone III エディション | x | x | x | x | x | ||||||
Intel Cyclone V | Cyclone V GX FPGA 開発キット | x | x | x | x | x | x | ||||
Cyclone V SoC 開発キット | x | x | x | x | Rev.CまたはD | ||||||
Cyclone V GT FPGA 開発キット | x | x | x | x | x | x | x | ||||
Terasic Atlas-SoC キット / DE0-Nano SoC キット | x | x | x | x | |||||||
Arrow® SoCKit 開発キット | x | x | x | x | |||||||
Intel Cyclone 10 LP | Altera Cyclone 10 LP 評価キット | x | x | x | x | ||||||
Intel Cyclone 10 GX | Altera Cyclone 10 GX FPGA 開発キット | x | x | x | x | x | Quartus Prime Pro と一緒に使用する必要があります。 | ||||
Intel MAX® 10 | Arrow DECA MAX 10 FPGA 評価キット | x | x | x | x | x | |||||
Intel Stratix® IV | Stratix IV GX FPGA 開発キット | x | x | x | x | x | x | ||||
Intel Stratix V | DSP 開発キット、 Stratix V エディション | x | x | x | x | x | x | x | |||
マイクロチップSmartFusion 2 | マイクロチップSmartFusion 2 SoC FPGA 高度な開発キット | x | Microchip SmartFusion 2 SoC FPGA アドバンスト開発キットのインストールを参照してください。 | ||||||||
マイクロチップPolarfire | マイクロチップPolarfire評価キット | x | Microchip Polarfire 評価キットのインストールを参照してください。Libero SoC v12.0 で使用します。 | ||||||||
マイクロチップRTG4 | RTG4-DEV-KIT | x | |||||||||
a FIL over PCI Express connection is supported only for 64-bit Windows operating systems. |
制限
複数の FPGA デバイスを備えた FPGA 開発ボードの場合、FIL で使用できるデバイスは 1 つだけです。
FPGAボードサポートパッケージ. FPGA ボード サポート パッケージには、サポートされているすべてのボードの定義ファイルが含まれています。1 つ以上のベンダー固有のパッケージをダウンロードできます。FIL を使用するには、これらのパッケージの少なくとも 1 つをダウンロードするか、独自のボード定義ファイルをカスタマイズします。カスタム FPGA ボード定義の作成を参照してください。
HDL Verifierサポート パッケージのリストを確認するには、 HDL Verifier Supported Hardwareにアクセスしてください。FPGA ボード サポート パッケージをダウンロードするには:
[MATLAB HomeタブのEnvironmentセクションで、 Add-Ons 、 Get Hardware Support Packagesをクリックします。
ボードのカスタマイズでサポートされている FPGA デバイス ファミリ
HDL Verifier は、ボードのカスタマイズのために次の FPGA デバイス ファミリをサポートします。つまり、独自のボード定義ファイルを作成する場合です。FPGA ボードのカスタマイズを参照してください。PCI Express は、ボードのカスタマイズでサポートされている接続ではありません。
メモ
Microchip FPGA ボード用のHDL Verifierサポート パッケージは、ボードのカスタマイズをサポートしていません。
デバイス ファミリ | 制限 | |
---|---|---|
Xilinx | Artix 7 | |
Kintex 7 | ||
Kintex UltraScale | ||
Kintex UltraScale+ | ||
Spartan 6 | イーサネット PHY RGMII はサポートされていません。 | |
Spartan 7 | ||
Virtex 4 | メモ Virtex-4 デバイス ファミリのサポートは、将来のリリースで削除される予定です。 | |
Virtex 5 | ||
Virtex 6 | ||
Virtex 7 | イーサネット PHY SGMII のみをサポートします。 | |
Virtex UltraScale | ||
Virtex UltraScale+ | ||
Zynq 7000 | ||
Zynq UltraScale+ | ||
Intel | Arria II | |
Arria V | ||
Arria 10 | ||
Cyclone III | メモ Cyclone III デバイス ファミリのサポートは、将来のリリースでは削除される予定です。 | |
Cyclone IV | ||
Cyclone V | ||
Cyclone 10 LP | ||
Cyclone 10 GX | ||
MAX 10 | ||
Stratix IV | ||
Stratix V |
UVM および DPI コンポーネントの生成要件
UVM および DPI コンポーネントの生成は、同じバージョンのCadence XceliumおよびMentor Graphics Questaおよびをサポートします。 $ModelSim は協調シミュレーションと同様です。64 ビットまたは 32 ビットのXceliumで使用する DPI コンポーネントを生成できます。
さらに、UVM および DPI コンポーネントの生成では、以下もサポートされます。
Synopsys® VCS® mT-2022.06-SP2
メモ
ModelSim Debian® 10.5b の DPI コンポーネントを実行すると、ライブラリの非互換性エラーが発生する場合があります。
** Warning: ** Warning: (vsim-7032) The 64-bit glibc RPM does not appear to be installed on this machine. Calls to gcc may fail. ** Fatal: ** Error: (vsim-3827) Could not compile 'STUB_SYMS_OF_fooour.so':
Build configurationを
Faster Runs
に設定します。または、 Build configurationを
Specify
に設定し、コンパイラ フラグ-O3
を指定します。
UVM の生成には、 UVM standard websiteからダウンロードできる UVM リファレンス実装も必要です。この機能は、サポートされている各シミュレータのデフォルトの出荷バージョンでテストされています。
TLM 生成の要件
現在のリリースでは、TLMG には次のサポートが含まれています。
コンパイラ:
Visual Studio®:VS2008、VS2010、VS2012、VS2013、VS2015、および VS2017
Windows 7.1 SDK
gcc6.3
システムC:
SystemC 2.3.1 (TLM を含む)
SystemC および TLM ライブラリはhttps://accellera.orgからダウンロードできます。ダウンロード後にこれらのライブラリを構築する方法については、Accellera Systems Initiative の Web サイトを参照してください。
システム C モデリング ライブラリ (SCML):
SCML 2.4.3
SCML はhttps://www.synopsys.comからダウンロードできます。
トラブルシューティング
パスが Windows の制限を超えています. HDL Verifier製品サンプルをWindowsマシンで実行すると、Windowsの 260 文字制限によりエラーが発生する可能性があります。状況によっては、次のようなエラーが発生する場合があります。
Build failed because the build file name(s) exceed the Windows limit of 260 characters. Build from a working directory with a shorter path, to allow build files to be created with shorter filenames
.
ただし、多くの場合、 VivadoやQuartusなどのサードパーティ ツールの実行中に長いパスが作成され、それらのツールから生じるエラーは無関係であるように見えます。このようなエラーの例は次のとおりです。
ERROR: [Common 17-680] Path length exceeds 260-Byte maximum allowed by Windows: c:\Users\user\OneDrive - MathWorks\Documents\MATLAB\Examples\R2022a\xilinxfpgaboards\ ZynqEthernet\ethernetaximanagerzynq.srcs\sources_1\bd\design_1\ip\design_1_mig_7series_0_0\ _tmp\/design_1_mig_7series_0_0/example_design/rtl/traffic_gen/mig_7series_v4_2_axi4_tg.v Please consider using the OS subst command to shorten the path length by mapping part of the path to a virtual drive letter. See Answer Record AR52787 for more information. Resolution: In Windows 7 or later, the mklink command can also be used to create a symbolic link and shorten the path.
WARNING: [Vivado 12-8222] Failed run(s) : 'clk_wiz_0_synth_1', 'simcycle_fifo_synth_1' wait_on_run: Time (s): cpu = 00:00:00 ; elapsed = 00:02:16 . Memory (MB): peak = 1636.988 ; gain = 0.000 # if {[get_property PROGRESS [get_runs synth_1]] != "100%"} { # error "ERROR: Synthesis failed"
Error (12006): Node instance "ident" instantiates undefined entity "alt_sld_fab_altera_connection_identification_hub_171_gdd6b5i" Ensure that required library paths are specified correctly, define the specified entity, or change the instantiation. If this entity represents Intel FPGA or third-party IP, generate the synthesis files for the IP.
例を実行するルート フォルダーがすでにかなり長い (100 文字を超えるなど) 場合は、長いパスが疑われる可能性があります。
長いパスが検出された場合と検出されなかった場合の両方のシナリオで、エラーを回避するには、次のいずれかの方法を使用します。
サンプル ディレクトリを短い文字のドライブ エイリアスにマップします。たとえば、次の例ではパスから 122 文字が削除され、260 文字の制限に対してさらに大きな余裕が得られます。
cmd> subst W: “C:\Users\janedoe\OneDrive - Personal\Documents\MATLAB\Examples\R2021b\hdlverifier\GettingStartedWithSimulinkHDLCosimExample”
サンプルを開いた後、サンプル ディレクトリを短い名前 (
/tmp
など) のディレクトリにコピーします。
認識されない機能. サードパーティ ツールの複数のバージョンがあるが、ライセンスが付与されているバージョンが 1 つだけの場合 (またはHDL Verifierでサポートされているバージョンが 1 つだけの場合)、 MATLAB でエラーが発生する可能性がありますそのツールを呼び出すときは、 "Unrecognized function"
で出力されます。
MATLAB がシミュレータのライセンス版を確実に開くには、次のことを行う必要があります。
ライセンス ファイルへのパスを含む正しいライセンス変数を設定します。
Path
変数がライセンスを取得した実行可能バージョンを指していることを確認してください。