Simulink Design Verifier

主な機能

  • Polyspace® および Prover Plug-In® 形式的解析エンジン
  • デッド ロジック、整数および固定小数点のオーバーフロー、ゼロ除算および設計プロパティの違反の検出
  • 機能要求仕様および安全要求仕様をモデル化するブロックおよび関数
  • 機能要求仕様および条件、判定、修正条件判定 (MCDC) を含むモデル カバレッジ オブジェクティブからのテスト ベクトルの生成
  • 解析とデバッグのために違反の例を生成し、プロパティを検証
  • 固定小数点と浮動小数点のモデルをサポート

Simulink Design Verifier を使用すると、Simulink® 環境内でモデル解析を実行することができます。コードを生成することなく、早期に設計の検証と要求仕様の妥当性を確認することができるので、設計プロセス中に検証を実行することが可能になります。Simulink Design Verifier を使用したモデル解析は、シミュレーション結果を形式的手法による解析の入力として使用することによって、シミュレーションを補完します。

Simulink Design Verifier は、組み込み制御設計でよく使用される Simulink および Stateflow® の離散時間のサブセットをサポートします。

Design error detection in a model using Simulink Design Verifier.
Simulink Design Verifier を使用したモデルの設計エラー検出。赤色で強調表示されているブロックには設計エラーがあり、緑色で強調表示されているサブシステムにはエラーがないことが証明されています。
次のトピック: モデルベース デザインにおける形式的手法

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