HDL Coder

FPGA 設計および ASIC 設計用の Verilog コードと VHDL コードの生成

HDL Coder™ は、MATLAB® 関数、Simulink® モデル、Stateflow® チャートから、移植と論理合成が可能な Verilog® コードと VHDL® コードを生成します。生成された HDL コードは FPGA プログラミングまたは ASIC プロトタイピングと設計に使用できます。

HDL Coder には、Xilinx® FPGA および Altera® FPGA のプログラミングを自動化するワークフロー アドバイザーが用意されています。HDL のアーキテクチャと実装をコントロールし、クリティカル パスをハイライト表示し、ハードウェア リソースの使用率を表示することができます。HDL Coder は、Simulink モデルと、生成されたVerilog コードおよび VHDL コードとの間のトレーサビリティを提供することで、DO-254 およびその他の規格に準拠した高信頼性アプリケーションのコード検証を可能にします。

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Sudeepa Prakash

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Sudeepa Prakash、 HDL Coder 技術エキスパート