HDL Coder

HDL コードの検証

HDL Coder は生成された HDL コードの迅速な検証のためVHDL および Verilog テスト ベンチを生成します。HDL コードに変更をもたらすさまざまなオプションを使用して、HDL テスト ベンチのカスタマイズがです。また、スクリプト ファイルを作成すると、HDL シミュレーターでのコードのコンパイルとシミュレーションのプロセスを自動化できます。

HDL Coder は HDL Verifier と連携して、以下のような 2 種類のコシミュレーション モデルを自動的に生成します。

  • Simulink と、Cadence Incisive または Mentor Graphics ModelSim および Questa などの HDL シミュレーターによる HDL コシミュレーションを実行するための HDL コシミュレーション モデル
  • Simulink および FPGA ボードにより設計を検証するための FPGA インザループ (FIL) コシミュレーション モデル
Automatically generated FGPA-in-the-loop (FIL) model for video sharpening.
ビデオ先鋭化のための自動生成された FPGA インザループ (FIL) モデル。FIL シミュレーションにより、ハードウェア上での設計面積の調査を効率的に実行できます。
次のトピック: HDL コードのドキュメント化および追跡

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