HDL Coder

FPGA 設計の自動化

HDL Coder の HDL ワークフロー アドバイザーは、MATLAB アルゴリズムと Simulink モデルを Xilinx FPGA および Altera FPGA に実装するためのワークフローを自動化します。HDL ワークフロー アドバイザーは、以下のような FPGA 設計プロセスのすべての手順を統合します。

  • Simulink モデルのHDL コード生成への適合性をチェック
  • HDL コード、HDL テスト ベンチ、コシミュレーション モデルの生成
  • Xilinx ISE および Altera Quartus II との統合による合成とタイミング解析の実行
  • 設計に使用されるリソースの推定
  • Simulink モデルへのクリティカル パスタイミング情報の反映
Back annotating a Simulink model with critical path timing.
クリティカル パスタイミング情報を Simulink モデルに反映。HDL ワークフロー アドバイザーは、速度ボトルネックを特定して設計性能を改善するために Simulink上でクリティカル パスのタイミング情報をハイライト表示します。

合成後のタイミング レポートを見て、Simulink モデルへのバック アノテーションを行い、タイミング制約のボトルネックを特定することができます。合成ツールとの統合によって、設計の繰り返し作業の高速化が可能になり、FPGA 設計サイクルの時間を大幅に削減することができます。

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