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complex

説明

z = complex(a,b) は、2 つの実数入力から z = a + bi となる複素数出力 z を作成します。

関数 complex は、以下のような場合に a + 1i*ba + 1j*b などの式の代わりに使用すると便利です。

  • abdouble または single でない場合

  • b がすべて 0 の場合

z = complex(x) は、x と等価の複素数を返し、isreal(z) では logical 0 (false) が返されます。

  • x が実数の場合、zx + 0i になります。

  • x が複素数の場合、zx と同じになります。

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関数 complex を使用して、複素数スカラー 3 + 4i を作成します。

z = complex(3,4)
z = 3.0000 + 4.0000i

2 つの uint8 実数ベクトルから uint8 複素数ベクトルを作成します。z のサイズは 4 行 1 列で、入力引数と同じサイズになります。

a = uint8([1;2;3;4]);
b = uint8([2;2;7;7]);

z = complex(a,b)
z = 4x1 uint8 column vector

   1 +   2i
   2 +   2i
   3 +   7i
   4 +   7i

虚数部が 0 の複素数スカラーを作成します。

z = complex(12)
z = 12.0000 + 0.0000i

z が複素数であることを検証します。

isreal(z)
ans = logical
   0

入力引数

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スカラー、ベクトル、行列または多次元配列として指定する実数部。

ab は、一方が scalar である場合を除き、同じサイズでなければなりません。ab のいずれかがスカラーの場合、MATLAB® は他の入力のサイズと一致するようにスカラーを拡張します。

ab は異なるデータ型にすることができます。ただし、a または b の一方が整数データ型の場合、他方の入力は同じ整数型かフル (非スパース) の double 型のスカラーでなければなりません。

データ型: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | logical

スカラー、ベクトル、行列または多次元配列として指定する虚数部。

ba は、一方が scalar である場合を除き、同じサイズでなければなりません。ab のいずれかがスカラーの場合、MATLAB は他の入力のサイズと一致するようにスカラーを拡張します。

ab は異なるデータ型にすることができます。ただし、a または b の一方が整数データ型の場合、他方の入力は同じ整数型かフル (非スパース) の double 型のスカラーでなければなりません。

データ型: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | logical

入力配列。スカラー、ベクトル、行列または多次元配列として指定します。

データ型: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | logical
複素数のサポート: あり

出力引数

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スカラー、ベクトル、行列または多次元配列として返される複素数配列。

z のサイズは、入力引数と同じサイズです。

ab のデータ型が異なる場合、z のデータ型は次のようになります。

  • a または b のいずれかが single の場合、zsingle になる。

  • a または b のいずれかが logical の場合、z は論理入力以外のデータ型になる。

  • a または b のいずれかが整数データ型の場合、z は同じ整数データ型になる。

さらに、zab の両方の入力引数がスパースの場合にのみスパースになります。

ヒント

  • b に 0 のみが含まれる場合、z は虚数部の値がすべて 0 の複素数になります。これに対して、加算 a + 0i の結果は、厳密に実数となります。

拡張機能

C/C++ コード生成
MATLAB® Coder™ を使用して C および C++ コードを生成します。

GPU コード生成
GPU Coder™ を使用して NVIDIA® GPU のための CUDA® コードを生成します。

HDL コード生成
HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

バージョン履歴

R2006a より前に導入

参考

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トピック