Simulink Testベンチからの SystemVerilog アサーションの生成

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この例では次を使用します。

ASIC Testbench for HDL Verifier ASIC Testbench for HDL Verifier

DPI assertionブロックは、入力信号がゼロかどうかをチェックします。このブロックを使用して、ブール式を作成し、それをブロックに接続することで、Simulink^®テストベンチが期待どおりに動作することを確認します。SystemVerilog を生成すると、生成されたモジュールに即時アサーションが作成されます。このブロックを使用して、 Simulinkと SystemVerilog 環境の両方でスティミュラスが期待どおりに動作することを確認します。

アサーションの生成ワークフロー

この例では、ゲインブロックの出力がゼロの場合に警告を発するアサーションブロックを含むモデルを作成する方法を示します。次に、カウンターを使用してモデルの出力を表示します。

Simulinkモデルを作成する
サンプルモデルには単一のゲインブロックがあります。この例では、ゲイン出力がゼロになるたびに警告を作成します。
1. Simulink Block Library 、 Commonly Used Blocksを開きます。
2. Inportブロックを追加します。
3. Gainブロックを追加します。このブロックをダブルクリックしてパラメーターを開きます。Gainの値を2に設定します。
4. Outportブロックを追加します。
5. 上の図に示すように、すべてのブロックを接続します。
アサーションブロックの追加と構成
Assertionを選択して、 LibrariesツリービューでHDL Verifier 、 For Use with DPI-C SystemVerilogブロックを見つけます。このブロックをモデルに追加し、Gain ブロックの出力をアサーションブロックの入力に接続します。
この例では、Assertionブロックを使用してゲイン出力を監視し、信号がゼロのときに警告を返します。Assertionブロックをダブルクリックして、そのパラメーターを構成します。Severityをwarningに設定し、 Assertion fail messageを"output is 0!"に設定します。Enable assertionが選択されていることを確認してください。
メモ
ParametersセクションはSimulinkの実行を制御します。これらはSimulink Assertion (Simulink)のパラメーターと同じです。 $ブロック。DPI-C assertion options は、生成された SystemVerilog 内でのみアサーション動作を制御します。
アサーションをカスタマイズする
アサーションをカスタマイズするには、 Severityをcustomに設定し、カスタム SystemVerilog コマンドを [Assertion custom command]ボックスに入力します。このコマンドには、 $displayや$timeなどのシステムタスクを含めることができます。
生成されたDPI_getAssertionInfo(obj) SystemVerilog 関数を使用して、アサーションの動作をさらにカスタマイズできます。この関数は、実行されたアサーションをチェックし、そのアサーションについて記録されたすべての情報を SystemVerilog 構造体配列に返します。そのクロックサイクルで実行されたアサーションごとに、関数はアサーションのStatus、 Message、およびSeverityを返します。
Simulinkでシミュレーションを実行する
シミュレーションを行う前に、刺激ソースとシンクをサブシステムに接続します。この例では、0-1-2-3 シーケンスを生成するカウンターを使用します。
シミュレーションを構築して実行するには、ツールバーのRunボタンをクリックします。
出力内のアサーションブロックからの警告に注意してください。
SystemVerilog DPI コンポーネントの生成
1. [Simulink Apps]タブで、 [HDL Verifier]をクリックします。次に、 [HDL Verifier]タブで、 [C Code Settings]をクリックします。Configuration ParametersダイアログがCode Generationで開きます。
2. System target fileで、 Browseをクリックし、 systemverilog_dpi_grt.tlcを選択します。
  - Embedded Coder^®のライセンスをお持ちの場合は、ターゲットsystemverilog_dpi_ert.tlcを選択できます。このターゲットを使用すると、追加のコード生成オプション (モデルコンフィギュレーションパラメーターの [コード生成] ペイン) にアクセスできます。
3. [コード生成] グループで、 SystemVerilog DPIをクリックします。
4. 自動テストベンチ生成を有効にするには、 Generate test benchチェックボックスをオンにします。
5. [OK]をクリックしてこれらの設定を受け入れ、[コンフィギュレーパラメーター]ダイアログボックスを閉じます。
6. [HDL Verifier]タブで、 [Generate DPI Component]をクリックします。
  SystemVerilog コンポーネントは、現在の作業フォルダーにdut_build/dut_dpi.svとして生成されます。さらに、関数宣言を含むパッケージファイルが現在の作業フォルダーにdut_build/dut_dpi_pkg.svとして生成されます。
SystemVerilog シミュレーションの実行
「HDL Verifier 」タブで「Select Simulator」をクリックして、 SystemVerilog DPI paneの「構成パラメーター」を開きます。次に、 HDL simulatorリストからシミュレーターを選択します。[OK]をクリックします。
1. GUI モードでシミュレータを起動するには、 Run Testbenchボタンを展開し、 Launch Simulator in GUI Modeを選択します。
2. ModelSim^®またはQuesta^®の場合、次のコマンドを入力してシミュレーションを開始します。
```
do  run_tb_mq.do
```

アサーションによって表示されるシミュレーション警告に注目してください。

run -all
# ** Warning: assertion:14:output is 0!
#    Time: 40 ns  Scope: dut_dpi_tb.u_dut_dpi File: ../dut_dpi.sv Line: 57
# ** Warning: assertion:14:output is 0!
#    Time: 80 ns  Scope: dut_dpi_tb.u_dut_dpi File: ../dut_dpi.sv Line: 57
# ** Warning: assertion:14:output is 0!
#    Time: 120 ns  Scope: dut_dpi_tb.u_dut_dpi File: ../dut_dpi.sv Line: 57
# ** Warning: assertion:14:output is 0!
#    Time: 160 ns  Scope: dut_dpi_tb.u_dut_dpi File: ../dut_dpi.sv Line: 57
# ** Warning: assertion:14:output is 0!
#    Time: 200 ns  Scope: dut_dpi_tb.u_dut_dpi File: ../dut_dpi.sv Line: 57
# ** Warning: assertion:14:output is 0!
#    Time: 240 ns  Scope: dut_dpi_tb.u_dut_dpi File: ../dut_dpi.sv Line: 57
# ** Warning: assertion:14:output is 0!
#    Time: 280 ns  Scope: dut_dpi_tb.u_dut_dpi File: ../dut_dpi.sv Line: 57
# ** Warning: assertion:14:output is 0!
#    Time: 320 ns  Scope: dut_dpi_tb.u_dut_dpi File: ../dut_dpi.sv Line: 57
# ** Warning: assertion:14:output is 0!
#    Time: 360 ns  Scope: dut_dpi_tb.u_dut_dpi File: ../dut_dpi.sv Line: 57
# ** Warning: assertion:14:output is 0!
#    Time: 400 ns  Scope: dut_dpi_tb.u_dut_dpi File: ../dut_dpi.sv Line: 57
# ** Warning: assertion:14:output is 0!
#    Time: 440 ns  Scope: dut_dpi_tb.u_dut_dpi File: ../dut_dpi.sv Line: 57
# ** Warning: assertion:14:output is 0!
#    Time: 480 ns  Scope: dut_dpi_tb.u_dut_dpi File: ../dut_dpi.sv Line: 57
# ** Warning: assertion:14:output is 0!
#    Time: 520 ns  Scope: dut_dpi_tb.u_dut_dpi File: ../dut_dpi.sv Line: 57
# **************TEST COMPLETED (PASSED)**************
# ** Note: $finish    : ./dut_dpi_tb.sv(62)
#    Time: 542 ns  Iteration: 0  Instance: /dut_dpi_tb
# End time: 14:16:43 on Dec 29,2017, Elapsed time: 0:00:04
# Errors: 0, Warnings: 13

トレース生成された SystemVerilog アサーション

生成されたアサーションを使用して SystemVerilog シミュレーションを実行すると、ログファイルに警告とエラーが表示されます。どのアサーションブロックが特定の警告またはエラー出力を引き起こしたかを特定するには、 hilite_system (Simulink)関数を使用します。

各警告には、その警告を生成した特定のAssertionブロックを識別する番号が表示されます。その番号は、そのブロックのSimulink識別子 (SID) です。たとえば、次は SID 番号 14 のアサーションブロックによって生成された警告を示しています。

# ** Warning: assertion:14:output is 0!

この警告を生成したブロックを強調表示するには、 MATLAB^®コマンドウィンドウで次のコードを実行します。

hilite_system('assertion:14')

アサーションの無効化

Simulink環境または SystemVerilog 環境でのアサーションブロックの実行を無効にすることができます。Simulinkと SystemVerilog の両方でアサーションを無視したい場合は、 Simulink のアサーションを無効にします。Simulinkからコードを再生成したくないが、SystemVerilog シミュレーション中にアサーションを無効にする機能が必要な場合は、SystemVerilog でアサーションを無効にします。

Simulinkでのアサーションの無効化. DPI-C AssertionブロックのEnable assertionAssertionの入力信号のチェックや警告やエラーの発生を無効にできます。パラメーター。

このチェックボックスをオフにすると、アサーションによる警告やエラーの発行、および SystemVerilog アサーションの生成が無効になります。

SystemVerilog でのアサーションの無効化. SystemVerilog 環境では、 Simulink識別子をコマンドライン引数として HDL シミュレーターに指定することで、アサーションを無効にすることができます。たとえば、 ModelSimを使用し、SID が 14 であると仮定すると、次のコマンドを使用して、Assertionブロックによって生成される警告、エラーメッセージ、またはカスタムコマンドの出力を無効にできます。次のプラス引数:

vsim -c -voptargs=+acc -sv_lib ../dut_win64 work.dut_dpi_tb +assertion:14

参考

Assertion