HDL フィルターアーキテクチャ

フィルター設計を実現するときに速度と面積のトレードオフをよりよくコントロールできるように、HDL Coder™ ソフトウェアにはアーキテクチャのオプションが用意されています。生成される HDL コードで目的のトレードオフを達成するには、完全なパラレルアーキテクチャを指定するか、いくつかのシリアルアーキテクチャの 1 つを選択することができます。シリアルアーキテクチャを構成するには、SerialPartitionおよびReuseAccumのパラメーターを使用します。スループット向上のためにフレームベースフィルターを選択することもできます。

フィルター設計の速度パフォーマンスを向上させるには、パイプラインパラメーターを使用します。スカラー入力フィルターの場合、AddPipelineRegisters、フレームベースフィルターの場合、AdderTreePipelineを使用して、フィルターの加算器ロジックにパイプラインを追加します。MultiplierInputPipeline と MultiplierOutputPipeline を使用して、各乗算器の前と後にパイプラインステージを指定します。InputPipelineとOutputPipelineを使用して、フィルターの前と後のパイプラインステージの数を設定します。設定可能なさまざまなパイプラインステージの位置をアーキテクチャ図に示します。

完全なパラレルアーキテクチャ

このオプションは既定のアーキテクチャです。完全なパラレルアーキテクチャでは、各フィルタータップで専用の乗算器と加算器を使用します。タップは並列で実行されます。完全なパラレルアーキテクチャは速度に対して最適化されています。ただし、シリアルアーキテクチャよりもより多くの乗算器と加算器を必要とするため、より多くのチップ面積を消費します。完全なパラレル実装による直接型フィルター構造と転置フィルター構造のアーキテクチャと、構成可能なパイプラインステージの位置を図に示します。

直接型

Direct form filter architecture

既定では、このブロックには線形加算器ロジックが実装されます。AddPipelineRegisters を有効にすると、加算器ロジックがパイプライン化された加算器ツリーとして実装されます。加算器ツリーには、完全精度のデータ型が使用されます。検証モデルを生成する場合、検証時の不一致を避けるため、元のモデルで完全精度を使用しなければなりません。

転置構成

Transposed filter architecture

AddPipelineRegisters パラメーターは、転置フィルター実装には影響しません。

シリアルアーキテクチャ

シリアルアーキテクチャではハードウェアリソースを時間内で再利用し、チップ面積を節約します。シリアルアーキテクチャを構成するには、SerialPartitionおよびReuseAccumのパラメーターを使用します。使用可能なシリアルアーキテクチャのオプションは、"完全なシリアル"、"部分的なシリアル"、"カスケードシリアル" です。

完全なシリアル

完全なシリアルアーキテクチャは乗算器と加算器リソースを順番に再利用することで面積を節約します。たとえば、4 タップフィルターの設計は単一の乗算器と加算器を使用し、タップごとに積和演算を 1 回実行します。設計の積和セクションはフィルターの入出力サンプルレートの 4 倍で実行されます。このように設計することで、多少速度が低下し、より多くの電力を消費しながらも、面積を節約できます。

完全なシリアルアーキテクチャでは、システムクロックはフィルターのサンプルレートに比べより高いレートで実行されます。したがって、あるフィルター設計では、完全なシリアルアーキテクチャで達成可能な最大速度はパラレルアーキテクチャよりも低くなります。

部分的なシリアル

部分的なシリアルアーキテクチャは、完全なパラレルおよび完全なシリアルアーキテクチャ間に存在する速度と面積のあらゆるトレードオフに対応します。

部分的なシリアルアーキテクチャでは、フィルタータップは多くのシリアルパーティションにグループ化されます。各パーティション内のタップは連続して実行されますが、パーティションは互いに並行して実行されます。パーティションの出力は最終出力で合計されます。

部分的なシリアルアーキテクチャを選択する場合、パーティションの数と長さ (タップ数) をパーティションごとに指定します。たとえば 4 タップフィルターに、それぞれ 2 つのタップをもつ 2 つのパーティションを指定するとします。システムクロックはフィルターのサンプルレートの 2 倍で実行されます。

カスケードシリアル

カスケードシリアルアーキテクチャは部分的なシリアルアーキテクチャによく似ています。部分的なシリアルアーキテクチャと同様に、フィルタータップは互いに並行して実行される多くのシリアルパーティションにグループ化されます。ただし、各パーティションの累計された出力は直前のパーティションのアキュムレータに渡されます。したがって、すべてのパーティションの出力は最初のパーティションのアキュムレータで計算されます。この手法は "アキュムレータの再利用" と呼ばれます。最後の加算器を必要とせず、面積を節約します。

カスケードシリアルアーキテクチャでは、出力への最後の総和の計算を完了するためにシステムクロックで追加の 1 サイクルを必要とします。したがって、システムクロックの周波数は非カスケードの部分的なシリアルアーキテクチャで使用されるクロックに対して多少増やさなければなりません。

カスケードシリアルアーキテクチャを生成するには、アキュムレータの再利用を有効にした部分的なシリアルアーキテクチャを指定します。シリアルパーティションを指定しない場合、HDL Coder では最適な分割が自動的に選択されます。

シリアルアーキテクチャ内のレイテンシ

フィルターのシリアル化は、設計の合計レイテンシを 1 クロックサイクル増加させます。シリアルアーキテクチャは、積を順次追加するためにアキュムレータ (レジスタをもつ加算器) を使用します。すべてのシリアルパーティションの合計結果を保管するために追加の最終レジスタが使用されるので、処理に 1 クロックサイクルの追加が必要になります。このレイテンシをモデル化するために、HDL Coder は、生成されるモデルのフィルターブロックの後に Delay ブロックを挿入します。

シリアルアーキテクチャの完全精度

シリアルアーキテクチャを選択すると、コードジェネレーターは完全精度で HDL コードを生成します。したがって、HDL Coder で生成されるモデルも強制的に完全精度になります。検証モデルを生成する場合、検証時の不一致を避けるため、元のモデルで完全精度を使用しなければなりません。

フレームベースアーキテクチャ

フレームベースアーキテクチャを選択し、M サンプルの入力フレームを指定すると、完全にパラレルなフィルターアーキテクチャが実装されます。このフィルターには、入力サンプル 1 つにつき M 個のパラレルサブフィルターが含まれます。

Frame-based filter architecture

各サブフィルターには、M 個目ごとの係数が含まれます。サブフィルターの結果が加算され、各係数の総和を 1 つの入力サンプルに乗算したものが、それぞれの出力サンプルになります。

サブフィルター	係数
0	c₀,c_M, ...
1	c_a,c_M+1, ...
M–1	c_M–1,c_2M–1, ...

次の図は、フレームサイズが 2 サンプル (M = 2) のフィルターアーキテクチャと、6 つの係数のフィルター長を示しています。入力は 2 つの値をもつベクトルで、サンプルを時間で表しています。入力サンプル x[2n] および x[2n+1] は、n 番目の入力ペアです。各ストリームのサンプルは 1 つおきに、2 つのパラレルサブフィルターに送られます。これら 4 つのサブフィルターの結果が合計され、2 つの出力サンプルが生成されます。このように、各出力サンプルは、各係数の総和に、入力サンプルの 1 つを乗算したものになります。

これらの総和は、パイプライン化された加算器ツリーとして実装されます。AdderTreePipelineを設定すると、加算器ツリーのレベル間のパイプラインステージ数を指定できます。クロック速度を向上させるには、このパラメーターを 2 に設定することを推奨します。実際の FPGA の DSP ブロックにこれらの乗算器をフィッティングするには、MultiplierInputPipeline と MultiplierOutputPipeline を使用して、乗算器の前と後にパイプラインステージを追加します。

Architecture for a filter with an input size of two samples and with six coefficients.

対称または非対称の係数については、フィルターアーキテクチャは係数乗算器を再利用するため、必要に応じて、乗算器ステージと総和ステージの間に設計上の遅延が追加されます。